Читать реферат по математике: "ВЫБОР СТРУКТУРЫ УЗЛА" Страница 6

(Назад) (Cкачать работу)

управляющий вход V2. В начале работы, для обеспечения парал-

лельного занесения из регистра RG1 в RG2 на вход V2 должна

подаваться 1, а затем, для сдвига влево, должен подаваться 0.

В регистре RG4, для обеспечения параллельного занесения на

входы D0, V и C1 подается 1. Занесение 0111b (07d) в регистр

RG4 происходит при появлении синхроимпульса C2, который не

только обеспечивает занесение 7d в регистр порядка но и обес-

печивает занесение в регистр RG2 мантиссы, а синхроимпульсы C3

отвечают за нормализацию мантиссы и за занесение выходных дан-

ных в регистр RG3 (это так сказать "выходной" регистр, с кото-

рого снимаются результаты преобразования).

Временная диаграмма для конкретного примера приводится в

приложении, однако в несколько сокращенном виде поскольку по-

лную временную диаграмму привести практически очень тяжело по-

скольку она будет занимать очень большой размер, да и это не-

нужно потому что некоторые внутренние входы/выходы практически

никакой смысловой нагрузки не несут.

Более подробное описание логики (уже на основе конкретной

схемы, приведенной в приложении и на основе позиционных обоз-

начений микросхем) следует далее:

Как было описано выше, после появления синхроимпульса на

входе XP6 (C1) входные данные с шины XP5 заносятся в регистр

D1. После чего появляется сигнал XP8 (C2) который заносит зна-

чения 2-8 регистра D1 (мантисса) в регистр D2. Надо помнить,

что при этом управляющий вход XP7 (управление регистром, V2)

подана 1. Кроме того, сигнал XP8, проходит через логику на

элементах D6.1-D6.3, D7.1-D7.3, которые появляются на входах

d1-d3 регистра D4. После пропадания сигнала XP8 по заднему

фронту в регистр D4 заносится значение 0111b (07d). Затем

синхроимпульсы появляются на входе XP9 (C3). На логике D8.3

старший разряд регистра D2 инвертируется и поступает совместно

с XP9 на элементы D6.4 и D7.4. Если в старшем разряде регистра

D2 содержится 0, то данная логика сработает и на входах C1 ре-

гистра D4 и C регистра D2 возникнет синхроимпульс. На входе

XP7 (управление регистром) у нас уже 0. Это приводит к тому,

что значение в регистре D2 сдвинется влево на один разряд. Вы-

ходные данные с регистра D4 уже прошли через сумматор D5 и

(всвязи с тем, что каждый четный выход у этого сумматора ин-

версный) логику на элементах D8.1, D8.2 поступили на вход ре-

гистра D4. В сумматоре данные складываются со значением 1111b

(-1d), то есть фактически вычитается 1. Итак, эти данные уже

поступили на вход регистра D4 и после прихода синхроимпульса

на C2 эти данные в параллельном виде заносятся в регистр D4.

В эти же моменты времени у нас работает логика на элемен-

тах D8.4, D9.1, которая проверяет, а не появилась ли у нас в

старшем разряде регистра D2 единица?

Пока в старшем разряде D2 будет появляться 0 - будет идти

сдвиг мантиссы и вычитание из порядка 1. Но как только в стар-

шем разряде регистра D2 появится 0, то сработает логика на

элементах D6.4 и D7.4 которая прекратит подачу синхроимпульсов

и преобразования над мантиссой и порядком. С другой стороны,

сработает логика на регистрах D8.4 и D9.1 и синхроимпульс XP9

(C3) появится на входе регистра D3, что приведет к занесению

Похожие работы