Читать курсовая по информатике, вычислительной технике, телекоммуникациям: "Разработка схемы программируемого делителя частоты" Страница 1

(Назад) (Cкачать работу)

СодержаниеЗадание

Введение

1. Теоретическое обоснование схемного решения

Упрощенная структурная схема делителя

Ввод коэффициента деления

Составление электрической принципиальной схемы устройства

Вывод

Список литературы

Задание Разработать схему программируемого делителя частоты.

Коэффициент деления 2,6,17,36,60,100.

Задание коэффициента деления - переключатель.

делитель частота параметр схемный

Электроника представляет собой бурно развивающуюся отрасль науки и техники. Она изучает физические основы и практическое применение различных электронных приборов.

Часто при использовании преобразовательных или измерительных устройств необходимо осуществить понижение частоты электрических сигналов в несколько раз. С этой задачей справляются делители частоты электрических сигналов. Делители частоты электрических сигналов в настоящее время получили очень широкое распространение в самых разнообразных видах радиоэлектронной аппаратуры, например в кварцевых и атомных часах, телевизионных устройствах синхронизации генераторов развёрток, частотомерах и других устройствах.

Основной параметр делителя частоты - коэффициент деления частоты , определяемый как отношение частоты входного сигнала к частоте выходного:

где- частота входного сигнала;

- частота выходного сигнала делителя;

- коэффициент деления.

Коэффициент деления может иметь постоянное или переменное значение.

В данном курсовом проекте в качестве делителя частоты я использовал асинхронный двоичный счетчик. Асинхронные счетчики строятся из простой цепочки JK-триггеров, каждый из которых работает в счетном режиме. Выходной сигнал каждого триггера служит входным сигналом для следующего триггера. Поэтому все разряды (выходы) асинхронного счетчика переключаются последовательно (отсюда название - последовательные счетчики), один за другим, начиная с младшего и кончая старшим. Каждый следующий разряд переключается с задержкой относительно предыдущего (рис.2), то есть, вообще говоря, асинхронно, не одновременно с входным сигналом и с другими разрядами. На (рис.1) показан вариант без задержки.

Рис. 1 Временная диаграмма делителя без задержки

Рис. 2 Временная диаграмма делителя на асинхронном счетчике Чем больше разрядов имеет счетчик, тем большее время ему требуется на полное переключение всех разрядов. Задержка переключения каждого разряда примерно равна задержке триггера, а полная задержка установления кода на выходе счетчика равна задержке одного разряда, умноженной на число разрядов счетчика. Легко заметить, что при периоде входного сигнала, меньшем полной задержки установления кода счетчика, правильный код на выходе счетчика просто не успеет установиться, поэтому такая ситуация не имеет смысла. Это накладывает жесткие ограничения на период (частоту) входного сигнала, причем увеличение, к примеру, вдвое количества разрядов счетчика автоматически уменьшает вдвое предельно допустимую частоту входного сигнала.

Асинхронный счетчик очень прост в управлении. В данном проекте я использовал все микросхемы - КМОП. В технологии КМОП используются полевые транзисторы с изолированным

Похожие работы