Читать контрольная по Отсутствует: "Архитектура и тенденции развития логических ресурсов ПЛИС Xilinx семейства Spartan" Страница 2

(Назад) (Cкачать работу)

· Совместимость с интерфейсом PCI ( для микросхем с быстродействием -5, -7, -10).

· Полная поддержка периферийного сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).

· Поддержка проектирования программным обеспечением Xilinx Alliance Series, Xilinx Foundation Series, WebFitter и WebPack.1.2 Семейство CoolRunner- значительно удешевленное семейство CPLD. Микросхемы семейства CoolRunner предназначены для использования в системах с низким потреблением тока, которые включают мобильные, карманные и чувствительные к энергопотреблению приложения. Каждый кристалл семейства CoolRunner производится с использованием технологии FZP (Fast Zero Power). Технология FZP позволяет производить кристаллы с задержкой распространения «контакт-контакт» до 5 не, и потреблением менее 100 мкА в статике, без использования дополнительных схем перевода в малое потребление. Такое низкое потребление (более чем в 100 раз меньше, чем у микросхем CPLD других производителей) обусловлено применением методики, основанной полностью на КМОП-транзисторах. В отличие от всех других CPLD, где используются методы усилителя считывания для реализации логических произведений (которые применяются со времен биполярных технологий), в CoolRunner применяются каскадные цепи КМОП-вентилей. Потребление тока в динамике для микросхем также значительно ниже (в 3.. .4 раза), чем всех остальных ПЛИС с архитектурой CPLD. Разработка конфигурации кристалла семейства CoolRunner осуществляется с помощью пакета программного обеспечения WebPACK. Пакет включает в себя программы схемного и текстового (Abel, VHDL) ввода, программу верификации, трассировки и программирования. Разработка осуществляется на ПК или рабочей станции.

Технические характеристики:

· Самое быстрое семейство CPLD с низким энергопотреблением.

· Потребление электроэнергии в статическом режиме менее 100 мкА.

· Емкость от 32 до 512 макро ячеек.

· Технология производства 0.18 микрон CMOS CPLD.

· Оптимизированная архитектура для эффективного логического синтеза.

· Поддержка стандартов ввода/вывода 1.5, 1.8, 2.5 и 3.3В.

· Высокоскоростное программирование в системе с напряжением питания 1.8В по стандарту IEEE 1532 (JTAG).

· Конфигурирование «налету» (On The Fly Configuration).

· Полная поддержка сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).

· Установка на входных цепях ввода триггера Шмидта.

· Гибкая система синхронизации: возможность применения триггеров, тактируемых фронтом и спадом сигнала синхронизации; делитель тактового сигнала с коэффициентом 2, 4, 6, 8, 10, 12, 14 и 16; методика Cool Clock.

· Защита системы от копирования.

· Наличие сигнала тактирования в каждой макро ячейке.

· Асинхронное тактирование элементов устройства с использованием тактовых сигналов, формируемых внутри логического блока, и четырех глобальных тактовых сигналов, поступающих с выводов кристалла.

· Широкий выбор различных корпусов (BGA, TQFP, PQFP, PLCC).

· 1000 циклов перепрограммирования.

· 20 лет хранения конфигурации. .2 ПЛИС FPGA .2.1 Семейство Spartan- 5-В серия ПЛИС, по архитектуре схожая с семейством ХС4000. Серия Spartan выступает как альтернатива по стоимости заказным СБИС при высоких объемах производства. Построенная на основе архитектуры семейства ХС4000 и охватывающая до 40 тыс. вентилей, серия имеет высокую производительность, накристальное ОЗУ, широкий набор специализированных

Похожие работы