Читать реферат по электротехнике: "Канал последовательной связи на основе МС 8251" Страница 5

(Назад) (Cкачать работу)

Для возврата к нормальному режиму работы необходимо сначала перепрограммировать регистры для этого режима работы, а затем установить бит LB регистра MCR в значение 0.

Out2 управляет сигналом Out2. При единичном значении бита сигнал Out2 устанавливается равным 1. Сигнал Out2 управляет генерацией прерываний контроллера последовательного интерфейса. При единичном знании сигнал контроллер генерирует прерывание в соответствии со значением регистра IER. При нулевом значении сигнала Out2 контроллер не генерирует прерываний независимо от значение регистра IER.

Out1 управляет сигналом Out1. Если бит установлен в 1, сигнал Out1 устанавливается 1. При задании значения 0 сигнал устанавливается в нулевой уровень.

RTS управляет сигналом «запрос на передачу» (Request to Send). При значении этого бита, равном 1, сигнал «запрос на передачу» устанавливается равным 1. При задании значения 0 сигнал устанавливается в нулевой уровень.

DTR задаёт уровень сигнала «готовность терминала» (Data Terminal Ready). Если бит установлен в 1, сигнал «готовность терминала» устанавливается равным 1. При задании значения 0 сигнал устанавливаться в нулевой уровень.

Биты 7-5 не используются и всегда устанавливаются в 0.

Регистр состояния линии (LSR). Регистр состояние линии имеет адрес 5 относительно базового адреса контроллера и доступен только по чтению. Регистр LSR предоставляет информацию о состоянии обмена данных.

TEMT является индикатором освобождения передатчика .

Установка этого бита в 1 обозначает, что как регистр THR, так и регистр TSR свободный. Этот бит устанавливается в значение 0, если любой из регистров THR и TSR содержит символ.

THRE является индикатором освобождения регистра THR.

Установка этого бита 1 означает, что из регистра THR символ передан в сдвиговый регистр передатчика (TSR) и регистра THR готов принять следующий байт. Если в регистре IER разрешено прерывание по освобождению регистра THR, то при установке этого бита в значении 1 происходит также прерывание по освобождению регистра THR.

BI является индикатором состояния «пауза» (Break Interrupt). Состояние «пауза» фиксируется в том случае, если уровень принимаемого сигнала установлен в 0 на время приёма полной посылке, т.е. общее время стартового бита, битов данных, бита контроля чётности и стоп-бита. Этот бит принимает значение 0 после операции чтении регистра LSR. Биты с 4-1 являются индикаторами ошибки и установка любого из этих битов в значение 1 проводит к порождению прерывания по состоянию линий приёмника.

FE является индикатором «ошибки стоп-битов» (Framing Error).

Ошибка стоп-бита фиксируется в том случае, когда в принятом символе не обнаружена корректного стоп-бита, т.е. бит, следующий за последним битом данных или за битом контроля четности (в случае контроля чётности), имеет значение 0. Этот бит принимает значение 0 после операции чтения

Похожие работы